在 RTL 模拟中评估 SystemVerilog 分配语句答案

【问题标题】：Evaluation of SystemVerilog assign statements in RTL simulation在 RTL 模拟中评估 SystemVerilog 分配语句
【发布时间】：2020-09-09 15:25:24
【问题描述】：

我试图理解当两个语句的条件表达式相同时，为什么两个 SystemVerilog 赋值语句的语句覆盖范围可能会彼此不同。

考虑以下几点：

如图所示，这两条语句的条件表达式相同，即_T_6。

但是，语句的命中数（即语句覆盖率）不同（请注意最左侧的数字）。

我期望 RTL 模拟器在 _T_6 的值发生变化时评估这两个语句的次数相等。 RTL 模拟器在模拟过程中如何处理这些语句？

【问题讨论】：

【解决方案1】：

只要右侧的信号发生变化，就会评估连续赋值语句。因此，即使_T_6 没有改变，条件表达式的非活动分支上的更改仍然会导致评估。

如果_T_6 是一个参数而不是一个信号，则有一些优化可能会减少条件表达式并消除一些评估。

【讨论】：