RISC-V 火箭缓存一致性答案

【问题标题】：RISC-V Rocket Cache CoherenceRISC-V 火箭缓存一致性
【发布时间】：2015-12-03 12:30:42
【问题描述】：

对于 RISC-V Rocket 处理器，缓存采用什么样的写入策略（例如，回写 + 分配、直写 + 不分配）？ L1 缓存如何与 RISC-V 中的 L2 缓存保持一致？

【问题讨论】：

【解决方案1】：

RISC-V 是 ISA（指令集架构），而不是处理器。因此，ISA 对高速缓存回写策略或一致性设计无话可说。这些决定留给各个处理器设计团队。事实上，它们甚至不需要缓存。

RISC-V 关于内存唯一要说的就是“内存一致性模型”。 RISC-V 使用相当宽松的一致性模型，因此两个 RISC-V 线程可以看到两个不同的内存操作序列/交错（与所有线程看到相同交错的“顺序一致性”相反）。

编辑（现在问题已经澄清，它只是询问伯克利火箭处理器）：

截至 2015 年 9 月 9 日，Rocket 的 L1 缓存为回写+分配。 L1 通过窥探请求保持一致。每个 Rocket 核心都位于包含 L1 的“Rocket Tile”上。

一个可选的 L2 位于 Rocket 板块之外。 Rocket 瓦片仲裁对单个 L2 的访问。 L2 包含所有 L1 数据。然而，L2 可能持有过时的数据，但如果核心请求该数据，L2 将知道哪个 L1 持有数据的当前副本，并会在适当的时候发送释放请求。

【讨论】：