混合 VHDL 和 Verilog 设计：哪些免费的仿真和/或综合工具？答案

【问题标题】：mixed VHDL & Verilog designs: which free simulation and/or synthesis tools?混合 VHDL 和 Verilog 设计：哪些免费的仿真和/或综合工具？
【发布时间】：2012-11-17 08:58:33
【问题描述】：

我正在使用 VHDL 和 Verilog IP 开发一个混合-hdl 设计。

如果我的目标 FPGA 供应商尚未选择，我可以使用哪种工具模拟和合成免费？

【问题讨论】：

标签： vhdl simulation verilog synthesis

【解决方案1】：

Icarus Verilog - http://iverilog.icarus.com/

我为模拟混合信号（使用 Spice/Gnucap）创建的代码有一个 vvp_embedded 分支。如果有人有兴趣提供帮助，我可能会尝试集成 VHDL 模拟器。

我个人认为 VHDL 是一种糟糕的语言，在很多方面都失败了，所以我通常会避免使用它。

【讨论】：

【解决方案2】：

Xilinx ISIM 当然可以进行混合语言仿真。上次我使用它时，有一些限制：我只能将 Verilog 内存模型添加到我的 VHDL 设计的顶层，而不是在子层（代表 SODIMM 模块）中，并且有一些愚蠢的端口连接错误，可能是现在固定。

避免使用赛灵思 IP，它会模拟供应商中立代码，尽管从技术上讲这可能违反许可协议。

综合后网表可以是任何一种语言，但如果您的内存模型仅在 Verilog 中可用，并且您的测试平台是 VHDL，那并没有多大帮助...

【讨论】：

【解决方案3】：

我认为没有任何免费的模拟器可以进行混合语言设计。也许赛灵思 isim 可以做到这一点，但您只能模拟针对赛灵思的设计（请阅读许可协议了解更多详细信息）。

免费的综合工具由 FPGA 供应商提供。即：免费，对于较小的 FPGA 芯片。

【讨论】：

确实，对于功能仿真，Xilinx 的 ISim 是 ModelSim 的替代品，并且支持混合 hdl 仿真。但是综合之后就不能用任何厂商的模拟器了吗？综合产生的设计文件不是 Verilog 或 VHDL 独立的，您能确认一下吗？
我不明白您为什么要在选择目标 FPGA 之前进行综合后仿真。如果您只是联系当地的 FAE 并购买一个像样的模拟器，您似乎可以为自己节省很多精力（和金钱）。
不，当然我会在选择 FPGA 技术后对我的设计进行综合后仿真。我只是想尽可能地评估混合 hdl 设计的影响。然后我能否在任何供应商模拟器上进行综合后模拟我的混合 HDL 设计？