【问题标题】:How to generate a 78MHz clock如何生成 78MHz 时钟
【发布时间】:2013-02-05 18:15:36
【问题描述】:

我拥有一台 Digilent Nexys2,我正在使用 Xilinx ISE ide 编写 VHDL。

我必须使用板载 DCM 为我的目的生成一个非常特定的时钟: 从 50MHz 的基本时钟开始,占空比 = 50%,我需要一个 78MHz,占空比 = 70% 的输出时钟。

主要问题是我没有注意到使用向导控制输出占空比或其他相关内容的任何选项。我错过了什么吗?有什么解决办法或变通办法吗?

提前感谢您的帮助

【问题讨论】:

    标签: vhdl frequency fpga


    【解决方案1】:

    恕我直言,使用 Spartan 3E (DCM) 是不可能的。与其他组件,例如带MMCME2_ADV的Kintex7,是可以的。

    【讨论】:

    • 我明白了……生成两个相移 39MHz、DC=50% 的时钟,然后对它们进行异或运算是否合法?这样我就有一个 78MHz 的时钟,有一个合适的 DC
    • 好吧,当我说不可能时,我想写“不可能以一种简单而干净的方式”。你能不改变输入DC吗?如果您不请求 DCM 将其修改回 50%,您可以将更改保留在输入 DC。
    • 其实我更喜欢一种简单而干净的方式来做到这一点,我之前的帖子只是一个建议。不幸的是,我无法更改输入 DC,因为它是系统时钟,我应该“按原样”使用它。
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