【发布时间】：2011-10-28 02:11:54
【问题描述】：
有没有办法告诉 ISE 将我的 VHDL/Verilog 代码合成为仅由查找表组成的组合电路？我想避免在技术原理图中使用多路复用器、乘法器等......并且由于这种偏好，我不介意使用未优化的（具有许多组件而不是最佳的）版本。
感谢 SOCommunity！
【问题讨论】：
标签： vhdl verilog lookup-tables xilinx
【发布时间】：2011-10-28 02:11:54
【问题描述】：
有办法做到这一点。查看 XST 用户指南，了解控制要避免使用的原语的开关：
http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst_v6s6.pdf
或：
http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst.pdf
取决于您的目标架构。
例如，要避免使用 DSP 模块：
-use_dsp48 no
为避免自动打包到 BRAM 中，请使用：
-auto_bram_packing no
这个开关也很有用：
-slice_utilization_ratio
其他人也一样。
我有一种方便的方式来查看我的网站上的可用开关，以及它们的作用的一些解释：
https://www.boldport.com/flow/#new/options
（点击“编辑”，然后点击“更多选项...”）
我希望这会有所帮助。
【讨论】：
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哦，哇，您的网站上有很多信息...谢谢！正是我需要的。
在赛灵思中，您可以为此目的使用语言模板。选择您正在使用的设备并检查 LUT 和其他组件的可用类型。您可以在设计中单独实例化这些 LUT。
您可能必须关闭 XST 属性中的“合成期间优化”选项才能使其正常工作。
【讨论】：