FPGA数据舍入方式
1，在Verilog代码中，常用的代码写法为直接截位；
2，在Vivado的IP核中常见的两种舍入方式为Truncation和Rounding，
3，在Matlab中常见的四种舍入函数为floor, round, fix, ceil。
为了方便Matlab定点程序与Verilog硬件程序间对数据(debug)，可统一使用截位的方式。具体如下：
1，Verilog代码直接截位；
2，IP核参数选Truncation;
3，Matlab函数使用floor。
[引用]：
1，http://www.yanglajiao.com/article/u011435907/77989787
2，http://xilinx.eetrend.com/d6-xilinx/blog/2017-10/12095.html