代码如下

test.v文件

led.v文件

module test();

wire led_r,led_g,led_b;

reg clk = 0;

always #5 clk <= ~clk;

led c1
(
    .clk(clk),
    .led_r(led_r),
    .led_g(led_g),
    .led_b(led_b)
);
endmodule
View Code

相关文章:

  • 2021-11-20
  • 2021-11-17
  • 2022-12-23
  • 2021-11-12
  • 2021-10-10
  • 2021-12-04
  • 2021-11-29
  • 2022-12-23
猜你喜欢
  • 2022-12-23
  • 2021-05-09
  • 2021-12-18
  • 2022-12-23
  • 2021-12-18
  • 2021-11-18
  • 2022-12-23
相关资源
相似解决方案