0. FPGA引脚接上 Reset#,PWDN,XCLK,I2C,ENA(cmos Power enable)，PCLK, HS, VS.
1. 时序，需要写一个coms_ctrl.v满足下面时序要求，使用ENA控制AVDD,DOVDD.
2. i2c地址0x78；这款cmos register和aptina cmos不同，register addr 16bit，register data 8bit。
3. 参照指南中4.1 YCbCr/压缩信号参考设置 写register。
4. HS,VS,PCLK polarity改0x4740。
工作起来后，调整信号。
5. 确认硬件引脚和FPGA端口是否对应，尤其dat口是否同序；同时，需要知道模组是10bit宽度，而我们用RGB565是8bit宽度，那么看datasheet，当RGB565模式时，用那几位？OV5640用Y【9：2】；
6. 进入FPGA格式是否准确, RGB565由两个BYTE组成：{R[4:0]，G[5:3]},{G[2:0],B[4:0]} = 高位 + 低位；先送高位or先送低位；这两点都要配置register。并可以再FPGA做常数，验证功能。
7. 如果成像还不准确,排查clk和data的关系,是不是上升沿读数据。