[转] 使PLL内部时钟通过专用引脚输出

 【高性能系统设计笔记】使PLL内部时钟通过专用引脚输出
http://www.corecourse.cn/forum.php?mod=viewthread&tid=27873
(出处: 芯路恒电子技术论坛)

 

在设计中，经常遇到需要将PLL的输出时钟通过FPGA的管脚输出到外部供外部器件使用，例如SDRAM的同步时钟脚，千兆以太网的GTXCLK时钟。在大多数的情况下，我们随便选择一个脚将该时钟引出，不会有任何问题，但是，在全编译的时候，会报一个15064的警告，例如在千兆以太网系统中，输出到千兆PHY的GMII接口发送时钟的PLL1的C0就会报出如下警告.(看不清可以点击图片，查看高清大图哦)
<ignore_js_op>        所以，针对这个警告，我们也就只能佛系对待了，本身影响不是十分大，要解决的代价却还比较大，因此，阿弥陀佛。