基于Simulink的分频器设计，可设置脉冲源的周期以及分频数。
与FPGA可相互验证。
源周期为2e-8s，分频后的周期为12e-8s，即频率降为原来的1/6。
顶层：
Subsystem结构：这里用到了Trigger，上升沿触发（rising）
Triggered Subsystem结构：
Triggered Subsystem\Subsystem结构：
原理：
1）u1记录上升沿的个数，最大到Num；
2）第一个时钟上升沿到来时，u1=1，输出为1；
3）第Num个时钟上升沿到来时，u1=Num，输出应翻转为0，并令u1=0，转2）。
4）Merge负责选择、确定最新的u1。