一个简单的并串转换程序设计（verilog）

今天群里有个朋友问到一个并串转换的程序，我思考了一下就自己按照自己的思路写了一个设计，在modelsim 5.8se 中进行了仿真，具体的代码如下：

 
激励如下：

 
仿真波形如下：
还存在问题，需要改进，改进的地方：
需要设计一个控制，判断一次的16位转换是否完成，如果完成，将下一个转换数据进行转换，如果没有完成，可将下一个输入数据进行存储，当当前转换完成后再进行转换。