流程
1.建立好工程后，首先设置综合选项为保留设计的层次结构，方便追查信号。
如下图选项中设置为rebuit/none；none表示不优化设计并保留设计层次，rebuit表示优化设计并保留设计层次。
然后综合你的设计。
一种方法：在源代码待观察信号名前添加(*mark_debug="true"*)综合属性，综合完毕后会自动显示在set debug窗口。
另一种方法：打开综合好的网表，在左侧netlist窗口中net中设置所需要debug的信号。
选中信号右键make debug。
所有被debug的信号前方将会出现小蜘蛛表示此信号已被拉入debug。
设置debug核相关信息。
下图会显示出已被debug的信号。
选中同时钟域的信号到同时钟域。
设置时钟域时钟信号。
设置采样深度，选中capture以及高级触发选项。
完事如下图所示。
clk表示时钟，probe表示debug的信号。
此时可以进行适配下面的选项，会提示保存xdc debug约束，debug信号相关约束信息保存在xdc文件中，推荐保存在与用户约束放置在不同debugfile中。毕竟有时不需要此debug。
生成bit文件后，可以对bit文件以及debug文件写入FPGA中，debug文件后缀名为ltx。
打开器件窗口debug调试窗口默认会出现。
可在setting窗口中配置抓取窗口数目，数据位深，触发位置点，刷新时间。然后在trigger setup中设置触发条件。
设置触发条件。
按右箭头则可以触发抓取到FPGA内部信号值。
信号名右键可以配置信号的相关选项信息。
怎么搞多个ILA核进Debug？
添加新的debug core；选择位深。
make debug你的信号，信号将会出现在unassigned debug nets中，表示未连接。
assign信号到debug core中，如下图，先选中未连接的信号，再assign到clk或者probe中。
依次配置所有需要debug的信号。
然后继续走适配下载debug流程。
以上。