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浅谈逻辑设计如何入门

EDA工具得出。所以在设计者和eda工具之间是有一个默认前提的，即：reg0的数值到达reg1输入端的时间为当前时钟沿到达reg1之后一点时间到下一个时钟沿到达reg1之前一点时间之间。可以这么理解，在同步设计中时序关系是默认的，设计者不需要care，从而设计得到很大的简化。