在用Altera器件做设计，用modelsim做后仿真时，首先要在Quartus中进行工具的设置，setting--EDAtool--simulation—Tool name ---Modelsim(Verilog)；
然后进行全程编译，在项目目录下会生成simulation文件夹，内部modelsim文件夹中有三个文件，其中*.vo文件即为布局布线后的仿真模型文件，*.sdo文件即为标准的延时文件。
在modelsim中把*.vo文件和Testbench文件加在项目中，进行编译。在此之前，还要编译与器件相关的库文件，这些库文件在Quartus的安装目录下eda/sim_lib。
在编译完成之后，下一步是加载设计，加载设计时需要选择加载SDF文件及作用域（在作用域中需要指出RTL级设计顶层模块在Testbench中的路径）。