Quartus II使用Testbench方法
1、建立好工程，编译无错。
2、点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面，后缀为.vt
3、在quatusii界面打开.vt文件，进行修改编辑。
4、在项目管理窗器件上右击选择件Device打开如下界面
点击
弹出
点击NEW,打开如下界面
5、按照.vt内容填写上面内容
例如：
module freq01_vlg_tst();
freq01 i1 (
// port map - connection between master ports and signals/registers
.clk(clk),
.f_10k(f_10k),
.f_30k(f_30k),
.f_50k(f_50k),
.rst_n(rst_n)
);
填写如下
单击…
选择modelsim文件夹下.vt文件
点击确认，所有设置就完成了
6、点击Tools>RUN EDA simulation Tools>RUN RTL simulation即可。若无错误，系统可自动调用Modesim,直到弹出仿真图形。
1、建立好工程，编译无错。
2、点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面，后缀为.vt
3、在quatusii界面打开.vt文件，进行修改编辑。
4、在项目管理窗器件上右击选择件Device打开如下界面
点击
弹出
点击NEW,打开如下界面
5、按照.vt内容填写上面内容
例如：
module freq01_vlg_tst();
freq01 i1 (
// port map - connection between master ports and signals/registers
.clk(clk),
.f_10k(f_10k),
.f_30k(f_30k),
.f_50k(f_50k),
.rst_n(rst_n)
);
填写如下
单击…
选择modelsim文件夹下.vt文件
点击确认，所有设置就完成了
6、点击Tools>RUN EDA simulation Tools>RUN RTL simulation即可。若无错误，系统可自动调用Modesim,直到弹出仿真图形。