Verilog 加法器和减法器(2)

类似半加器和全加器，也有半减器和全减器。

半减器只考虑当前两位二进制数相减，输出为差以及是否向高位借位，而全减器还要考虑当前位的低位是否曾有借位。它们的真值表如下：

对半减器，diff = x ^y, cin = ~x&y

对全减器，要理解真值表，可以用举列子的方法得到，比如4’b1000-4b'0001,则第一位对应0 1 0 1 1第二位对应的是0 0 1 1 1

从真值表中，可以得到 diff = x ^ y ^cout, cin = (~x&(y^cout))|(y&cout)

推导过程：diff = ~x&~y&cout + ~x&y&~cout +x&~y&~cout+x&y&cout=~x&(~y&cout+y&~cout)+x&(~y&~cout+y&cout)=~x&(y^cout)+x&~(y^cout)=x^y^cout;

cin = ~x&~y&cout+~x&y&~cout+~x&y&cout+x&y&cout=~x&(~y&cout+~x&~cout)+(~x+x)&y&cout=~x&(y^cout)+y&cout

注意：这儿 +和|都表示或。

半减器的verilog代码和testbench代码如下：

module halfsub(x,y,d,cin);

  input x;
  input y;

  output d;
  output cin;

  assign d = x^y;
  assign cin = (~x)&y;


endmodule

View Code