Abstract
在2008年7月19號時，我將Verilog語法著色加到博客園上，但畢竟另外一個硬件語言VHDL也是很多人在用，現在我將VHDL也加上語法著色了。希望更多對於SOC、FPGA、ASIC設計有興趣的朋友能多多利用博客園這項服務，開啟博客園IC設計討論的風氣。
Introduction
以下是個典型的VHDL，用來敘述一個D-FF，可以發現keyoword都變色了。
1 library ieee;
2 use ieee.std_logic_1164.all;
3
4 entity d_ff is
5 port (
6 iCLK : in std_logic;
7 iRST_N : in std_logic;
8 iD : in std_logic;
9 iQ : out std_logic
10 );
11 end d_ff;
12
13 architecture arch of d_ff is begin
14
15 process(iCLK, iRST_N) begin
16 if iRST_N = '0' then
17 iQ <= '0';
18 else
19 if iCLK'event AND iCLK = '1' then
20 iQ <= iD;
21 end if;
22 end if;
23 end process;
24
25 end arch;
2 use ieee.std_logic_1164.all;
3
4 entity d_ff is
5 port (
6 iCLK : in std_logic;
7 iRST_N : in std_logic;
8 iD : in std_logic;
9 iQ : out std_logic
10 );
11 end d_ff;
12
13 architecture arch of d_ff is begin
14
15 process(iCLK, iRST_N) begin
16 if iRST_N = '0' then
17 iQ <= '0';
18 else
19 if iCLK'event AND iCLK = '1' then
20 iQ <= iD;
21 end if;
22 end if;
23 end process;
24
25 end arch;