Xilinx ISE Design Suite 仿真使用图文教程

1.软件打开后界面

2.选择new project

3.填写文件名，文件夹等。完成后点击next，next，finish

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4.选择project\new source

5.选择verilog module 输入文件名compare.v ,然后点击next，next，finish

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6.将程序换为你需要的程序之后，点击保存文件，然后使用Check Syntax检查语法

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7.成功之后，显示如下图.

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8.选择project\new source

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9.新建verilog test fixture文件，填写文件名，然后点击next，next，finish如下图所示

10.将.t文件中的程序替换为你需要的运行的，并保存！

11.检查语法看是否有错误

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12.运行成功没有语法错误即可进行运行查看波形

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13.点击zoom to full view即可

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