区别于动态随机存取存储器（DRAM）和静态RAM（SRAM），闪存是“大多数读取”设备。因为其读取速度很快，读一个byte大约需要20ns。
而写入速度很慢，想要写一个cell，必须先erase擦除 cell所在的sector，将所有cell写为1，然后再去program特定位置的位置（1变为0）。
由于擦除只能阵列级别擦除，所以我们将chip分为很多小块（sector/block），block一般是64KB。近年来，sector越分越小。
除了提供灵活性之外，阵列分割还使得传感和擦除电路设计更容易，因为它减少了阵列寄生负载。
下图是芯片各功能模块的scheme
Flash和外界交换信号的有三种：1地址2控制3数据
•ADDRESS：log2 MS宽输入总线，其中MS是以字节或字为单位的存储器大小。 主处理器向该总线应用要读取或编程的字节或字的地址或要擦除的扇区的地址。
•CONTROL：芯片控制输入信号。 典型控制信号包括：复位，芯片使能，写使能和输出使能。
•DATA：8位或16位宽输入/输出总线。 主处理器通过该总线与存储器芯片交换数据和命令。
各种电路块的作用可归纳如下：
•I / O路：这些是芯片输入/输出电路。除了执行输入/输出信号缓冲之外，I / O路电路还包括旨在保护芯片免受静电放电（ESD）事件的特殊结构，这些事件可能在处理期间或甚至在安装在最终应用板上时损坏芯片本身。
•单元阵列：这是一个闪存单元阵列。如前所述，单元阵列通常被分成相对较小的块或可以单独擦除的扇区。
•行解码：这是阵列字线解码器。它作用于属于所选字线的单元的栅极，读取和编程电压取决于操作模式。对于擦除模式中的大多数闪存架构，所选扇区的所有字线都被驱动为负电压。
•扇区解码：在读取，编程和擦除模式下启用寻址扇区的行解码器。取消选择剩余的扇区，所有行线保持为0 V.
•列解码器和列编程路径：在读取模式下，该块将寻址的列（或位线）连接到读出放大器。在编程模式中，它将读出放大器与阵列隔离，并将编程和擦除电压传送到存储器阵列。
•控制逻辑：这是主芯片内部控制器。它解码主机处理器发出的命令并执行编程和擦除算法。此外，它通过启用和禁用内部编程和擦除电压发生器以及确定编程和擦除电压脉冲的持续时间来控制模拟电路。
•模拟：该模块包括读取，写入和擦除存储器位置所需的所有模拟功能。即，它包括用于产生内部高压的电压倍增器和调节电路。
BGO 后台操作或同步操作。
最近已经引入了体系结构[12,13]，其特征在于双分区存储器阵列，其目的是允许主处理器从一个分区读取而另一个分区正被编程或擦除。
这种配置显着增加了存储器数据吞吐量，因为它减少了主机处理器空闲等待编程/擦除操作完成的时间。
这种功能通常被称为后台操作（BGO）或同步操作。
为了进一步提高数据吞吐量，如要求苛刻的应用平台（例如无线通信系统）所要求的，BGO闪存芯片通常支持页面和/或突发或同步[14]读取模式。
在页面体系结构中，从存储器阵列读取的数据存储在页面缓冲器中。
页面地址边界内的后续访问可以以更快的速率执行。初始页面访问通常需要大约100 ns，而页面内的访问可以在30到40 ns内执行。
在突发读取中，将起始地址与自由运行的时钟信号一起应用于芯片。
在持续几个时钟周期的初始等待时间之后，输出存储在起始地址位置的数据;然后，由于内部突发逻辑，在等待时间段之后，在每个时钟周期自动递增起始突发地址，因此以时钟信号频率读取后续位置。
图3.3显示了支持BGO和页/突发访问的Flash阵列的概要。
在闪存技术中利用的用于将逻辑电平存储到存储器单元中的物理机制固有地具有模拟性质，在某种意义上，在编程或擦除期间电池经历的阈值电压移位与注入浮栅的电荷量成比例。
在过去几年中，这种考虑驱动了每个单元存储两个以上逻辑电平的方法的发展[15,16]。
这些发展产生了闪存芯片市场的引入[17]，被称为多级闪存，其特点是每个物理单元存储两位，从而使逻辑存储器大小加倍。
多级架构非常适合大容量存储应用，其特点是高密度，极低成本和低中等级别的内存速度性能。
下图为支持BGO和页/突发访问的Flash阵列的概要。