dspbuilder17.1 生成vhdl文件
首先，你需要安装匹配的matlab，否则版本不兼容不可以用。
下表中，可以供大家参考
打开后下载好的dspbuilder，但我们显示的Altera组件是叫DSP Builder for Intel FPGAs_Standard Blockset, 而不是之前版本的书里写着叫Altera DSP Builder Blockset.
一开始我还以我没有下载好dspbuilder，可让我好找。这是我做好的一个正弦波模块（已保存）
这是scope里面观测得到的
点击Signal Compiler,选择自己的型号，在Advanced选项中点击Analyze，先进行分析，然后点击Synthesis,即综合，然后在点击Simple选项，再点击Compile,即编译
编译好，你可以点击Export，导出VHDL文件，
注意，当你导出来在一个文件时，后缀可能不是.VHDL文件，
会出现很多硬盘映像文件，但是没关系，右键打开方式选择quartus就可以打开看到vhdl文件了。
再附加一个modelsim仿真的图片
第一次写博客，还有诸多不足，聆听大家的指导，如果哪里错了，还请见谅。