开发工具：
Vivado2018.3
Verilog
ZYNQ7z020
这是我做的完整流程，涉及到初级开发的功能；
1.新建工程：（RTL Project）芯片选型；
2.编写程序：源文件，仿真文件，约束文件(.xdc文件)；
3.时序仿真；
4.约束：IO配置有模板(.xdc文件)；
5.综合(synthesis)；
6.实现生成二进制文件（bitstream），下载验证。
创建工程部分就不具体说了，下面是创建好工程后的界面
编写源文件：
图片上有Add Sources或者“+”都可以添加源文件
然后有3个选择，分别对应约束文件，设计文件和仿真文件。此处先选择设计文件，也就是我们写的功能。
新建程序完成，开始写程序。
时序仿真：
新建仿真文件：
然后编写仿真文件。写完仿真文件后，在sim_myLed上右击，set as Top，然后进行仿真。
约束文件：
就是.XDC文件，主要是约束管角，电平这样的。可以直接编写约束文件，这里需要知道自己的开发板对应的IO口。
也可以先点击左侧Schematic
再双击电路图上面的IO Ports
最后再下面选择Package Pin(需要对照原理图的接线)
好了之后可以看到约束文件：
觉得熟悉之后直接写约束文件会更高效。
综合：
生成二进制文件，下载验证：
需要开发板打开电源，安装下载器驱动