某系统中有四种互斥资源R1、R2、R3和R4，可用资源数分别为3、5、6和8。假设在T0时刻有P1、P2、P3和P4四个进程，并且这些进程对资源的最大需求量和已分配资源数如下表所示，那么在T0时刻系统中R1、R2、R3和R4的剩余资源数分别为 21 如果从T0时刻开始进程按 22 顺序逐个凋度执行，那么系统状态是安全的。
21、A．3、5、6和8 B．3、4、2和2 C．0、1、2和1 D．0、1、0和1
22、A．P1→P2→P4→P3 B．P2→P1→P4→P3 C．P3→P2→P1→P4 D．P4→P2→P3→P1
21、D 22、C
[解析]
本题考查操作系统进程管理中死锁检测的多项资源银行家算法。
由于T0时刻已用资源数为3、4、6和7，故剩余资源数为0、1、0和1，各进程尚。需资源数为可列表如下：
P1、P2、P3和P4四个进程中，系统只能满足P3的尚需资源数(0，1，0，1)，因为此时系统可用资源数为(0，1，0，1)，能满足P3的需求保证P3能运行完，写上完成标志true，如下表所示。P3释放资源后系统的可用资源为(1，2，1，1)，此时P2尚需资源(1，0，0，0)，系统能满足P2的请求，故P2能运行完，写上完成标志true。 P2释放资源后系统的可用资源为(1，3，3，3)；此时P1尚需资源(0，1，1，2)，P4尚需资源(0，0，1，2)，系统能满足P1和P4的请求，故P1和P4能运行完，写上完成标志true。进程可按P3→P2→P1→P4或者是P3→P2→P4→P1的顺序执行，每个进程都可以获得需要的资源运行完毕，写上完成标记，所以系统的状态是安全的。
根据试题的可选答案，正确的答案应为C。
23、 页式存储系统的逻辑地址是由页号和页内地址两部分组成，地址变换过程如下图所示。假定页面的大小为8K，图中所示的十进制逻辑地址9612经过地址变换后，形成的物理地址a应为十进制 (23) 。
A．42380 B．25996 C．9612 D．8192
23、B
[解析]
本题考查页式存储管理中的地址变换知识。在页式存储管理中，有效地址除页的大小，取整为页号，取余为页内地址。本题页面的大小为8K，有效地址9612除8192，取整为1，取余为1420。我们先查页表得物理块号3，因此有效地址a为8192×3+1420等于25996。
24、 某总线有104根信号线，其中数据总线(DB.32根，若总线工作频率为33MHz，则其理论最大传输率为 (24) 。 (注：本题答案中的B表示Byte)
A．33MB/s B．64MB/s C．132MB/s D．164MB/s
24、C
[解析]
本题考查计算机系统硬件方面的基础知识。微机内部总线数据传输采用并行方式，由于数据总线为32根，在每个总线工作频率，一根数据线仅传输1bit数据，又因为总线工作频率为33MHz，因此理论上每秒传送的bit数为32×33M=1056bit，因此最大传输率为：1056Mbit/s/8bit/B = 133Mb/s。数据的最大传输率仅和数据线的数量有关系，与信号线总数没有关系，因此总线有104根信号线，对答案没有影响。
25、 下图为01001110的各种编码方式，不归零电子(NRZ-L)采用0表示高电子，1表示低电平。若按照从上到下的顺序，所采用的编码方式分别为 (25) 。
A．不归零电平，曼彻斯特编码，差分曼彻斯特编码，不归零1制
B．不归零电平，不归零1制，曼彻斯特编码，差分曼彻斯特编码
C．曼彻斯特编码，不归零电平，不归零1制，差分曼彻斯特编码
D．不归零1制，不归零电平，差分曼彻斯特编码，曼彻斯特编码
25、B
[解析]
本题考查计算机系统硬件编码方面的基础知识。本题涉及不归零电平、不归零1制、曼彻斯特编码、差分曼彻斯特编码这几种编码方式。
不归零电平：
0=高电平
1=低电平
不归零1制：
0=在间隔的起始位置没有跳变(一个比特时间)
1=在间隔的起始位置跳变
曼彻斯特编码：
0=在间隔的中间位置从高向低跳变
1=在间隔的中间位置从低向高跳变
差分曼彻斯特编码：
在间隔的中间位置总有一个跳变
0=在间隔的起始位置跳变
1＝在间隔的起始位置没有跳变
对照题中的图，编码方式分别为不归零电平、不归零1制、曼彻斯特编码、差分曼彻斯特编码。
26、 某存储器数据总线宽度为32bit，存取周期为250ns，则该存储器带宽为 (26) 。
(注：本题答案中的B表示Byte)
A．8×106B/s B．16×106B/s C．16×108B/s D．32×106B/s
26、B
[解析]
本题考查嵌入式存储体系的基础知识。存储带宽指每秒钟能够存储的数据量。由于存储周期为250ns，就是说每250ns执行一次存储操作，即每秒钟执行4×106次存储操作。由于存储器数据总线宽度为32bit，也就是每次存储数据32/8=4B。所以该存储器带宽为4×106×4=16×106B/s。
27、 处理机主要由处理器、存储器和总线组成，总线包括 (27) 。
A. 数据总线、串行总线、逻辑总线、物理总线
B．并行总线、地址总线、逻辑总线、物理总线
C. 并行总线、串行总线、全双工总线
D．数据总线、地址总线、控制总线
27、D
[解析]
本题考查计算机系统硬件方面关于计算机处理机组成的基础知识。处理机主要由处理器、存储器和总线组成，总线包括数据总线、地址总线和控制总线。
28、 下面关于DMA方式的描述，不正确的是 (28) 。
A．DMA方式使外设接口可直接与内存进行高速的数据传输
B．DMA方式在外设与内存进行数据传输时不需要CPU干预
C．采用DMA方式进行数据传输时，首先需要进行现场保护
D．DMA方式执行I/O交换要有专门的硬件电路
28、C
[解析]
本题考查计算机系统硬件方面关于DMA方式的基础知识。DMA方式是“直接存储器访问”方式的简称，以这种方式传送数据时，是通过专门的硬件电路——DMA控制器直接访问存储器来完成，不需要CPU干预，因此而省去了保存和恢复现场的问题。
在嵌入式处理器中，CACHE的主要功能由 29 实现；某32位计算机的CACHE容量为16KB(B：字节)，CACHE块的大小为16B(B：字节)，若主存与CACHE地址映像采用直接映像方式，则主存地址为0x1234E8F8的单元装入CACHE的地址 30 ；在下列CACHE替换算法中，平均命中率最高的是 31 。
29、A．硬件 B．软件 C．操作系统 D．应用程序
30、A．00010001001101 B．01000100011010
C．10100011111000 D．11010011101000
31、A．先入后出算法(FILO) B．随机替换算法(RAND)
C．先入先出算法(FIFO) D．近期最少使用算法(LRU)
29、A 30、C 31、D
[解析]
本题考查计算机系统硬件方面的基础知识。CACHE是为了提高CPU对主存的存取速度而在CPU与主存之间增加的高速缓冲存储器。CACHE的速度比主存快，当CPU访问主存取指令时，把包含该条指令的一个数据块一起调入CACHE，根据程序访问的局部性原理，访问下一条指令时，则该条指令很有可能已调入CACHE，CPU从CACHE中取指令，速度就快了很多。为了提高访问CACHE的速度，CACHE的主要功能全部由硬件实现。
主存地址共32位，主存一个数据块调入CACHE时使用直接映像方式。把主存按 CACHE容量分为若干区，主存某个数据块只能放在与CACHE块号相同的数据块中，这样地址转换比较方便，由于CACHE与主存的数据块大小是16B，块内地址需4位， CACHE容量16KB，故CACHE可分为1024块，块地址需10位，除去这14位低位地址，主存地址高位共18位，即主存分区号，作为字块标志也需要写入CACHE数据块中，因此装入CACHE的地址编号为低14位数据，即10100011111000B。
CACHE的内容随着程序运行不断更新，选择替换哪个数据块，考虑采用LRU近期最少使用算法，平均命中率最高。
32、 下列关于D/A变换器接口的描述，不正确的是 (32) 。
A．它是嵌入式微机系统与外部模拟控制对象的重要控制接口
B．它通常由模拟开关、权电阻电路、缓冲电路组成
C．它也可以把外界的模拟量变换成数字量
D．它输出的模拟量可以是电流，也可以是电压
32、C
[解析]
本题考查嵌入式系统I/O接口的基础知识。D/A变换器是将数据信号转化为模拟信号的接口，是嵌入式微机系统与外部模拟控制对象的重要控制接口，其通常由模拟开关、权电阻电路、缓冲电路组成，根据不同的情况，输出的模拟量可以是电流，也可以是电压。由于本题是选不正确的描述，答案C的描述正好相反，是错误的。