浅谈XILINX FPGA CLB单元 之 进位逻辑链（CARRY4原理分析，超前快速进位逻辑结构）
一、可配置逻辑块(Configurable Logic Block, CLB)简介
CLB可配置逻辑块是指实现各种逻辑功能的电路，是xilinx基本逻辑单元。下图给出了一个Silce的结构图。
在Xilinx FPGA中，每个可配置逻辑块（CLB）包含2个Slice。每个Slice 包含查找表、寄存器、进位链和多个多数选择器构成。而Slice又有两种不同的逻辑片：SLICEM和SLICEL。SLICEM有多功能的LUT，可配置成移位寄存器，或者ROM和RAM。逻辑片中的每个寄存器可以配置为锁存器使用。今天写这篇文章的目的主要是为了让我们搞清楚FPGA重要资源CLB、Slice、LUT。
学习的主线是根据XILINX 官方文档“ug474_7Series_CLB.pdf”，官方下载地址
关于具体的CLB中各模块，如查找表(LUT)、存储单元、Distributed RAM、移位寄存器、Multiplexers、进位逻辑(Carry Logic)、可以参考这边博客：
本节主要针对进位逻辑（Carry Logic）部分进行详细的介绍。
二、进位逻辑链
在CLB中，除了函数发生器之外，还提供了专用的快速超前进位逻辑，以slice片中执行快速算术加法和减法。 7系列FPGA CLB具有两个独立的进位链，如下图所示。 进位链可级联以形成更宽的加/减逻辑。
7系列FPGA 每个 SLICE有 4bit 的进位链。每 bit 都由一个进位 MUXCY(数据选择器 )和一个 XOR（异或门）组成，可在实现加法 /减法器时生成进位逻辑。该 MUXCY与 XOR也可以用于一般逻辑。