参考博客
① SPI WIKI
模式示意图
A timing diagram showing clock polarity and phase.
- Red lines denote clock leading edges
- Blue lines denote clock trailing edges
解读
① CPHA = 0，leading edge采样；CPHA = 1，trailing edges采样
② CPOL = 0，SCK IDLE低电平，leading edge为上升沿； CPOL = 1，SCK IDLE高电平，trailing edges为下降沿
③ SS下降沿到leading edge为SETUP时间。
④ leading edge到SS上升沿为HOLD时间。
⑤ SS一个低电平间传送一个字（WORD）。通常一个字为8，16和32。