Xilinx Virtex-5 FPGA根据不同型号分别有1、2、6个时钟管理片（Clock Management Tile，CMT），每个CMT由一个PLL和两个DCM组成。CMT包含专有路由来连接同一个CMT中的DCM和PLL，使用专有路由可以改进时钟路径。CMT如下图：
下图显示了中心列资源简化视图：
在XC5VFX200T中，有6个CMT，Top Half和Bottom Half各3个。
Bottom half:
DCM_ADV_X0Y0, DCM_ADV_X0Y1, PLL_ADV_X0Y0
DCM_ADV_X0Y2, DCM_ADV_X0Y3, PLL_ADV_X0Y1
DCM_ADV_X0Y4, DCM_ADV_X0Y5, PLL_ADV_X0Y2
Top half:
DCM_ADV_X0Y6, DCM_ADV_X0Y7, PLL_ADV_X0Y3
DCM_ADV_X0Y8, DCM_ADV_X0Y9, PLL_ADV_X0Y4
DCM_ADV_X0Y10, DCM_ADV_X0Y11, PLL_ADV_X0Y5