n位全加器的传输延迟时间

上图为2位全加器的门电路图，所表达的时$A_{i+1}A_i +B_{i+1}B_i \rightarrow S_{i+1} S_i$Ai+1​Ai​+Bi+1​Bi​→Si+1​Si​
C_i为低位进位，C_i+1为i位向i+1位的进位，C_i+2为i+1位向i+2位的进位

n位全加器传输延迟时间的推导如下：

1位：S为 6T；C为5T
2位：S为 8T（5T+3T）；C为7T（5T+1T+1T）
3位：S为10T；C为9T
N位：S为(N+2)*2T=(2N+4)T；
C为(2(N+1)+1)T=(2N+3)T

C：3T+2NT
S：C(N-1)+3T=3T+2(N-1)T+3T=2NT+4T

考虑到方式控制及溢出位

则整个电路的传输延迟时间为3T+2NT + 3T（方式控制） +3T （溢出判断）=9T+2NT

M=0时：

$计算 \ \ A_{n-1} A_{n-2...}A_0+ B_{n-1} B_{n-2...}B_0$计算  An−1​An−2...​A0​+Bn−1​Bn−2...​B0​

M=1时：

$计算 \ \ A_{n-1} A_{n-2...}A_0- B_{n-1} B_{n-2...}B_0$计算  An−1​An−2...​A0​−Bn−1​Bn−2...​B0​
当M=1时，上图中红色方框实现的是：
$\neg B \ +1$¬B +1
即 [- B]_补，此处不是 [B]_补