用verilogshi实现
（一）拼接4-16译码器：
编辑代码如图
仿真图片如图
（二）设计M=12的计数器
代码如图
仿真结果如图
（三）设计M=20的计数器
代码如下
仿真结果如图
（四）设计一个计数器，从0递增1计数到9，然后递减1计数到0，如此往复。例如：0,1,2…9,8,7…0,1,2…
代码如图
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代码如图
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