[ip核][vivado]Block Menory Gennerator 学习

<刘东华的xilinx系列FPGA芯片IP核详解>读书摘录：

1.

2.

3.

4.单端口ROM的仿真

    值得注意的地方：1)busy信号（高有效）在最初是低，随后在rsta信号（高有效）拉低后持续了一段时间才变低。

                               2）用于data输出的douta信号慢了addra一个时钟周期。

参考资料： 1.使用matlab制作coe文件 https://blog.csdn.net/yake827/article/details/42651829