前言：我是下载的JESD204B的英文标准协议文件看的，通过阅读了解了协议中的数据流的组织方式（第五章），以及最重要的确定性延时原理（第六章）。我主要是围绕Subclass1来看的，其中不乏有直接用翻译软件翻译的内容，且略过一些我认为不重要的内容。所以不清楚的请对照英文原版。并建议对照英文协议看我的这个博文。
第3章的术语比较重要，便于以后查看。第4章介绍一些信号与参数需要满足的要求。核心为第5,6章，另外两篇博文：
目录
4.8 Frame Clock, and Local Multiframe Clock（LMFC）
4.10 Lane-to-lane inter-device synchronization interface
4.11 SYSREF signal (Device Subclass 1)
4.12 Skew and misalignment budget
4.Elctrical Specification
4.7 Device Clock
TX,RX的Device Clock 相互独立，
Subclass 1:由Device Clock产生frame clock、multiframe clock，后二者是前者周期的整数倍
Subclass 2：满足Subclass 1中条件外，还需TX设备时钟周期为RX设备时钟周期的整数，或RX设备时钟周期为TX设备时钟周期的整数。
4.8 Frame Clock, and Local Multiframe Clock（LMFC）
如果多帧时钟是在设备中产生的，则LMFC的相位在Subclass 1中由输入采样SYSREF决定，在Subclass 2中由SYNC~上升沿决定。
Frame and multiframe clocks须符合下列规定:
•所有发射机和接收机设备的帧周期必须相同
•所有发射机和接收机设备的多帧周期必须相同
•JESD204系统中的所有帧时钟和多帧时钟必须派生自一个公共时钟源。
•在每个设备中，帧时钟和LMFC必须相位对齐
•帧时钟和LMFC的相位在SYSREF信号被检测为活动时由设备时钟边缘决定 (对于子类1设备)
•帧时钟的相位应由检测到SYNC~ de-assertion后的“adjustment clock”(6.4.1.2)边缘决定。(适用于第二类设备)
•设备可以选择性地允许以细粒度增量调整LMFC(和帧时钟)相位对齐。这是为了在一个系统中的所有设备中提供完全对齐LMFC的灵活性。
如果有多条链路的话，每条链路分别满足上述条件，链路间相互独立。
4.9 SYNC interface
SYNC interface用作从接收端到发送端关键时间的返回路径，只有一个信号：SYNC~，~表示低电平有效；它应该与RX设备的内部帧时钟同步。如果特定信息要从这个接口传输的话，那也一定要和TX frame clock同步（for Subclass0,2）;强烈建议同步接口和设备时钟使用类似的接口，以保持准确的计时关系.
下图是关键时间规范在Subclass0和2中，
tDS_R (min/max): DeviceClock到SYNC~ 的延迟，at接收器设备引脚。
tSU_T (min) and tH_T (min): 建立和保持时间of SYNC~ with respect to Device Clock at the
Transmitter device pins。
启动SYNC~：分为Device clock 与 Frame Clock的快慢关系：
4.10 Lane-to-lane inter-device synchronization interface
不支持确定性延时的Subclass0,需要一个单独的接口使得接收设备间同步。该接口使用与设备时钟接口相同的电气特性。
4.11 SYSREF signal (Device Subclass 1)
In Subclass 1 deterministic latency systems,，一个名为SYSREF的信号被分布在系统中的所有设备中。SYSREF的目的是确保设备时钟边缘应该用来对齐内部LMFC和帧时钟的相位。由于LMFC和帧时钟通常与字符时钟对齐，因此在调整LMFC和帧时钟的相位时可能需要同时调整字符时钟的相位。
SYSREF can be either a periodic, one-shot (strobe-type), or “gapped” periodic signal。对于第一个与第三种情况来说，周期应该是LMFC周期的整数倍。设备内的LMFC和帧时钟应相位对准设备时钟采样边缘。
SYSREF产生到所有设备，来确保他们之间的确定关系。
JESD204B链路的延迟不确定性是由系统中TX和RX器件中的LMFC相位对齐的不确定性导致的。
最小化TX和RX之间的LMFCs相位对齐偏移。
。。。。Page32看不懂
4.12 Skew and misalignment budget
Skew：时钟偏斜，大概讲了各种偏斜的容忍范围
在不影响系统性能的前提下，允许有一定的偏斜；在JESD204B子类1和2中，这意味着对齐到相同且可预测的帧周期。
总倾斜预算可分为以下几个部分:
Interconnect skew
Intra-device skew
Inter-device skew
Clock distribution skew
SYSREF distribution skew
SYNC~ distribution skew
Inter-device SYNC~
下面2个图是各种偏斜在设备中的分布：