Altera FPGA FIFO注意细节

FIFO 主要用于不同的时钟域数据传输

FIFO 这个地方还是有需要注意的地方。

wrempty这个信号，和rdfull，最好加上

下图中，rd_req,已经拉高了，但是数据并没有出来。应该是0而是延后了一个后期。稍微有些疑问。如果在实际使用时，一定要注意这一点，否者数据可能差一个周期。