（PLL时钟第一篇）differential和single ended的区别

Xilinx k7 系列Clocking IP对于外部时钟输入differential clock capable pin（差分）和single ended clock capable pin（单端）的区别

【模拟信号的输入检测方式：Single-ended模式和Differential模式的区别】

	Single-ended输入模式	Differential输入模式
硬件信号线连接方式	对于每一个信号源，都有一根线，连接到你所用到的数据采集接口上。	两根信号线，连接对应的信号源。每一根接到对应的输入端，比如a+和a-。
数据采集方式	测量信号与地（ground）之间的差别	有两个高阻抗的功率放大器，检测输入端与接口地端之间的电压。还有第三个功率放大器，用来算出前两个功放所测得的电压，即a+和a-，之间差值。这样就排除了两者之间公共的电压所带来的影响。
用此法的前提	（1）信号线是接地的（2）采样设备的ground和信号源的ground是相同的（值）
缺点	（1）地电平差异：一般设备是认为ground是0V的常量，但是实际上，不同的位置，常有不同的电平。两者位置越接近，电平越接近于相同。但是如果将两者的地连接在一起的话，电平差值会导致一个大电流，即接地回路。这会导致在使用Single-ended模式输入的时候会出错。（2）噪音错误：Single-ended模式输入对于噪音错误很敏感。噪音，即非期望的信号组合。由于信号线就像天线，会捕获环境电子活动，导致了噪音的产生。而对于Single-ended模式，是无法区分噪音和实际信号的。使用differential输入，可以解决接地和噪音的问题。	（1）信号浮空：使用差分模式最常见的一个问题就是忘了将某个连接接地，即浮空。例如电池供电的设备和热电偶没有接地的连接。例如，你可以在+和–输入之间接上一个电池。然后两个输入放大器会去监视+到地的电压和–到地的电压。然而，由于没有电池和地之间没有连接，这些测得的电压可能是任何的值，也许就就会超过放大器的处理范围。对于这些浮空的信号源，应当提供一个参考源。比如Microlink有一个标示为0V的插槽。从“–”线上连一个连到这个0V的插槽，或者直接通过一个电阻相连，即可解决此问题。而如果你的信号本身是自接地的，那么就不需要接这个0V了。（2）三个用来差分输入检测的放大器，总称为设备放大器。如前所述，理想情况下，对于两根线共有的电压，都可以因差分计算而被消除掉。而实际上，两个输入放大器，并不能完美的互相匹配，因此对于公共电压，多少会出现一些差别的。对于设备放大器接近于理想情况的程度大小，可以表述为共模抑制比，单位是分贝。此参数越高越好。另外需要考虑的一点是，公共电压的范围，即放大器所能处理的最大的公共电压，如果环境电压超过此阈值，那么测量结果就不准确了。（你的硬件操作范围也许可以设计的比公共电压范围更大，但是操作电压范围只能保证你的硬件不会被损坏，却不能保证一定能正常工作。）（3）差分输入需要更少的信号？差分输入和Single-ended输入相比，有一个显而易见的缺点：你需要两倍数目的线，然后你才可以连接到一半数目的信号。如果你只有更短的信号线，信号线之间更近，信号大于100mV的话，经过评估，觉得用Single-ended输入，对你也是OK的，这时，你可以在Single-ended输入模式中使用差分输入模式。具体做法是，短路其中一根信号线（通常是短路输入端）接到V输入上。这样的话，差分输入，就可以提供两种模式任你选了。
优点		解决了Single-ended模式所具有的问题，即，（只要他们的电压不是太大，而使得功法无法处理的话）使用此法测得的值，是与接地无关的。同样地，此法中，两个信号线，如果有噪音，那么也是相同的，而做了差值后，也就消除了，减去了噪音的干扰。

上左图(图一)是Source为differential clock capable pin生成的PLL时钟生成模块。此模块中有一对差分时钟输入信号引脚：clk_in1_p/clk_in1_n. 通过此clk_wiz_pll时钟模块后能分频出clk_out1~clk_out6不同时钟频率的时钟信号。

上右图(图二)是Source为single ended clock capable pin生成的PLL时钟生成模块。此模块中有一个单独的时钟输入信号引脚：clk_in1.时钟信号源由此输入，通过此clk_wiz_single_ended时钟模块后能分频出clk_out1~clk_out6不同时钟频率的时钟信号。

由于外部提供的晶振时钟源为差分时钟，所以图一的时钟模块可以直接接入差分时钟信号，从而生成需要的clk_out1~clk_out6时钟信号。而图二的时钟模块由于只有单端的时钟信号输入，先必须将晶振输入的 200MHz 的差分时钟通过 IBUFDS 转化为单端时钟信号再输入至clk_wiz_single_ended模块中生成需要的clk_out1~clk_out6时钟信号。

图一的对应模块实例和结构图

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