FPGA的约束设计初步

FPGA的约束设计初步

• 物理约束
• • 常用约束命令：
  • 图形化约束：
• 时序约束
• • 静态时序分析– Static Timing Analysis

物理约束

常用约束命令：

1、管脚约束：set_property PACKAGE_PIN 管脚号 [get_ports {引脚名称}]
2、电平约束：set_property IOSTANDARD LVCMOS33 [get_ports {引脚名称}]
3、上拉约束：set_property PULLUP true [get_ports 引脚名称]
4、下拉约束：set_property PULLDOWN true [get_ports引脚名称]

图形化约束：

打开综合后的设计或者实现后的设计。在Flow Navigator中，点击Open Synthesized Design或者Open Implemented Design。然后在快捷键菜单栏中点击下拉框，选择I/O Planning。

时序约束

静态时序分析– Static Timing Analysis

定义：在不模拟的条件下，计算电路是否符合时延约束。