PLL

外部clock及reset进入PLL, 时钟倍频（或分频）后接到BUFG，进而驱动各自电路。

图中reset除了驱动reset，还驱动了部分电路，不建议这样，最好只驱动reset，内部复位使用PLL LOCK信号

2021-09-11
2022-12-23
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2021-08-22

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