Verilog HDL数字设计与综合（四）Verilog 门级建模

门级建模是低层次的建模（最低层次是开关层次），当前的数字电路设计，往往是建立在门级更高的抽象层次上的。但是这种建模抽象层次，对于有数字电路基础的用户来说是很直观的。

一.门的类型

举例1：多路选择器

逻辑图与Verilog描述之间应该是一一对应的关系，描述时用到了两个中间变量s0n和s1n

举例2.四位脉动进位全加器

注意：根据全加器的逻辑图，我们可以把它转换成为Verilog门级描述


如上图，我们知道了四位全加器的逻辑结构图，我们就可以用Verilog语言对其进行描述，如下所示：

之后还要通过仿真来验证：

小结：