PLL Performance，Simulation and Design 4th学习笔记——Chapter1

Chapter1：基本PLL概述

VCO：Voltage-Controlled Oscillator压控振荡器，对于给定的一个输入电压，输出特定频率的振荡信号。

PLL：Phase-Locked Loops锁相环，输出特定频率，特定相位的振荡信号。

基本PLL操作和术语

基本模块

基本模块	输入	输出	传输函数	说明
XTAL	-	参考频率$\phi_{ref}$ϕref​	-	稳定的晶振提供输入参考频率（这里用相位，便于理解鉴相器）
R Counter	$\phi_{ref}$ϕref​	比较频率$\phi_{comp}$ϕcomp​	$\frac{1}{R}$R1​	可选R分频器，适应不同输入频率需求
Phase Detector/Charge Pump	$\phi_{comp}$ϕcomp​、$\phi_{div}$ϕdiv​	电流$I_{cp}$Icp​	$K_\phi(mA/2\pi)$Kϕ​(mA/2π)	鉴相器对两输入信号的相位差进行比较，电荷泵输出与相位差成正比的电流
Loop Filter	$I_{cp}$Icp​	控制电压$V_{cont}$Vcont​	$Z(s)$Z(s)	环路滤波器，抑制控制电压上的高频波动，保证VCO的控制电压恒定
VCO	$V_{cont}$Vcont​	输出频率$\phi_{out}$ϕout​	$\frac{K_{vco}}{s}$sKvco​​	压控振荡器，输出频率与控制电压成正比，输出相位是输出频率的积分
N Counter	$\phi_{out}$ϕout​	$\phi_{div}$ϕdiv​	$\frac{1}{N}$N1​	N分频器，将输出做N分频

基本PLL锁相原理

假设R=1，并假设N=1，输出信号直接反馈到鉴相器输入。

第一步：VCO产生频率$f_1$f1​，相位$\phi_1$ϕ1​的振荡信号；XTAL产生频率$f_0$f0​，相位$\phi_0$ϕ0​的振荡信号；

第二步：鉴相器对两个信号进行相位比较，若$f_1\not=f_0$f1​​=f0​，则两者相位差不断变化，电荷泵输出电流$I_{cp}$Icp​不断变化；

第三步：环路滤波器输出电压$V_{cont}$Vcont​随$I_{cp}$Icp​变化而变化；

第四步：VCO产生更高或更低的频率$f_2$f2​以追赶或等待输入参考相位的变化；

第五步：环路稳定，必是在$\phi_1-\phi_0=常数，I_{cp}不变，V_{cont}不变，f_{out}=f_0$ϕ1​−ϕ0​=常数，Icp​不变，Vcont​不变，fout​=f0​的情况下。

以上能够达到锁相目的（相位差恒定），且可以看出N分频器的引入，可以使$f_{out}=N*f_0$fout​=N∗f0​。

传输函数

PLL传输函数指的是，从R Counter输出到VCO输出的传输函数，通过对信号与系统中反馈系统的学习，我们可以得到如下传输函数

$OpenLoop=G(s)=K_\phi*Z(s)*\frac{K_{vco}}{s}$OpenLoop=G(s)=Kϕ​∗Z(s)∗sKvco​​

$CloseLoop=\frac{G(s)}{1+G(s)H(s)}=\frac{K_\phi*Z(s)*\frac{K_{vco}}{s}}{1+\frac{K_\phi*Z(s)*\frac{K_{vco}}{s}}{N}}$CloseLoop=1+G(s)H(s)G(s)​=1+NKϕ​∗Z(s)∗sKvco​​​Kϕ​∗Z(s)∗sKvco​​​

环路带宽

环路带宽指的是，开环传输函数的幅值为1时，对应的频率值。

环路带宽是环路滤波器设计和PLL性能的重要参数，其中：

$F_c$Fc​——以Hz为单位的环路带宽

$\omega_c$ωc​——以rad为 单位的环路带宽

相位裕度

相位裕度指的是，在环路带宽频率处，开环传输函数的相位与180°的差。

相位裕度是衡量系统稳定性的重要参数。

相位噪声

相位噪声与PLL噪声功率有关，对相位噪声影响最大的是N分频器的N值，在设计中我们让它尽量小。

Spurs

Spurs指的是，在载波频率$f_{out}$fout​的附近，偏离一定频率$\Delta f$Δf的离散频率点上的噪声能量。

锁定时间

锁定时间指的是，更改N值从$N_1\rightarrow N_2$N1​→N2​时，环路从$f_1\rightarrow f_2$f1​→f2​所需的时间。

PLL的应用

PLL在早期有广泛的应用。例如：

1. 使发电机保持同相，并与电视机的同步脉冲同步。
2. 从异步数据中恢复时钟并解调FM信号

将PLL用作频率合成器是其主要应用，通过变更N值，生成离散间隔的一组频率

[附]Type I PLL劣势与Type II PLL

以上介绍的简单PLL框架也被称为Type I PLL。

仍然假设R=N=1，Type I PLL的环路稳定，是在$\phi_1-\phi_0=常数，f_{out}=f_0$ϕ1​−ϕ0​=常数，fout​=f0​的情况下，但如果初始状态下$f_{out}与f_0$fout​与f0​相差很远时，短时间对VCO输出频率的调整，并不能实现两者相位的实时一致。甚至最终不能够达到锁相需求。

Type II PLL利用鉴相鉴频器PFD（Phase Frequency Detector）而非鉴相器PD构建环路。在$f_{out}与f_0$fout​与f0​相差很远时，鉴频器功能生效，将VCO输出频率拉到$f_0$f0​附近，之后再将鉴相器功能生效。实际电路上，鉴相鉴频器可以用同一个电路实现，环路稳定条件为$\phi_1-\phi_0=0，f_{out}=f_0$ϕ1​−ϕ0​=0，fout​=f0​