FPGA计数器设计、波形仿真、SignalTap调试

实验一：

实验一：设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽

1、计数器模块例化程序（Verilog HDL）：

设定器件：

3、仿真波形 

新建‘ .vwf文件’

4、SignalTap调试 

实验二： 

1、计数器模块例化程序（Verilog HDL）：

2、原理图

3、仿真波形 

实验三：

4、SignalTap调试