在项目中，摆完mem后，进行加tcd，mem比较多，会有些tcd加在mem上，导致refinePlace后，tcd贴着mem，这会有很多的tcd与mem间距的drc问题。
通过在所有mem周围加5u的blk后，间距的drc问题可以解决。但是在跑LVS会发现有open的问题，这是由于tcd和mem 5u的间距里面没有power strap，如下图所示，目前发现间距里的signal net比较少，手动划power线连在一起解决（项目前期tcd需要合理安排位置）
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