在ZYNQ平台调试DDR时，FPGA芯片为xa7z020，DDR芯片为MT41K256M16-107
由于FPGA芯片最快支持DDR的speed bin为DDR3L-1066，而DDR芯片的speed bin为DDR3L-1866
此时DDR Configuration是以原来速度慢的如1066的参数设定，还是以新的1866参数设定再将DDR_CLK对应到1066呢？
因此要思考两个问题：
1. 以速度慢的设定，不同速递等级的DDR3之间是否能够兼容
2. 以速度快的设定，只需要降低DDR_CLK么? 其他参数如CL、tRP、tRCD等是否需要改动？
比较推荐第一种方式，通过查阅DDR芯片手册，可以确定不同速度等级DDR之间是否兼容
在前面描述的应用场景下，只需要确认1866（-107）是否向下兼容1066（-187E）
通过查阅发现，的确向下兼容，所以只需要将DDR参考模型设置为对应1066就可以。