2.4时序图
硬件工程师的工作之一就是保证信号在传播过程中的传播延时不会累加起来，到达最终目标。
2.4.1D触发器
简单来说，就是一个1位的存储器。
当CLK端上升时，Q端存储D端口的输入电平信号-高或低（1/0），另一个输出端输出与Q端相反的信号。
2.4.2保持时间和建立时间
建立时间：CLK上升沿前，D输入必须保持不变的一段时间。图上是最小时间值。
保持时间：CLK上升沿后，D输入必须保持不变的一段时间。图上是最小时间值。
CLOCK-to-Q时间：CLK上升沿后，Q的输出被保持是有效之前的一段时间。图上是最大时间值。
阴影区表示输入信号不重要。
2.4.3时钟
时钟不断提供上升沿和下降沿
振荡器和晶体管可以产生时间信号
选择时：1.必须比处理器频率快
2.必须是通信速率的整数倍，最好是2的幂次方倍