简介
PLL(phase-locked loop)，即锁相环。是 FPGA 中的重要资源。由于一个复杂的 FPGA 系统往
往需要多个不同频率，相位的时钟信号。所以，一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片
能力的重要指标。FPGA 的设计中，时钟系统的 FPGA 高速的设计极其重要，一个低抖动, 低延
迟的系统时钟会增加 FPGA 设计的成功率。
7 系列的 FPGA 使用了专用的全局(Global)和区域(Regional)IO 和时钟资源来管理设计中各种
的时钟需求。Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis)，倾斜矫正
(deskew)，过滤抖动(jitter filtering)功能。
每个 CMTs 包含一个 **MMCM(mixed-mode clock manager)**和一个 PLL。如下图所示，CMT 的输
入可以是 BUFR，IBUFG，BUFG，GT，BUFH，本地布线（不推荐使用），输出需要接到 BUFG 或者
BUFH 后再使用
混合模式时钟管理器 MMCM
MMCM 用于在与给定输入时钟有设定的相位和频率关系的情况下，生成不同的时钟信号。 MMCM 提供了广泛而强大的时钟管理功能.
内部的功能框图
MMCM可以实现Spread Spectrum和差分输出，最多可以出7个clock，PLL最多6个。倍频分频的方式也不同。
PLL
锁相环（PLL）主要用于频率综合。使用一个 PLL 可以从一个输入时钟信号生成多个时钟
信号。
PLL 内部的功能框图如下图
REF
https://www.cnblogs.com/kevinchase/p/8686106.html