DC逻辑综合-概述

逻辑综合-概述
    逻辑综合
        Synopsys Design Compiler 综合工具
            verilog code --> 可生产门级电路
            电路逻辑优化
                面积，功耗......
            时序分析及优化
            DFT(Design For Test)
        转化两保证：功能正确，时序满足要求
        将对电路的高层次描述(verilog code)转化为可制造的门级电路
    DC逻辑综合过程
        主要三阶段
            转换(translation)
            映射(mapping)
            优化（optimization）
    综合约束
    工艺库
        library name及相关信息
        operating condition
        wire load model 
        cell description
    逻辑综合的基本流程