（1）Input Clock Period
在原理图如下，这里的Input Clock Period是通过外部晶振产生的
（2）Clock Period
对应ddr3 IP核的ddr3_ck_n/ddr3_ck_p，是FPGA输出给DDR3的
硬件上的对应关系如下：
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硬件上的对应关系如下：
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