FPGA自创用户IP核创建与封装流程

 

实验平台：Vivado 2015

开发板：Xilinx ZYNQ-7020

编程语言：VerilogHDL

内容：创建和封装用户IP核流程 

友情链接：本人博客园连接

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第一步：打开Vivado 2015，新建工程。

第二步：更改工程名和存放路径，点击下一步。

第三步：选择RTL工程，点击下一步。

 

第四步：点击创建文件，输入IP核名称（自定义），点击OK。

 

点击下一步。

点击下一步。

第五步：选择对应的芯片。我的开发板用的芯片是xc7z020clg-1，点击下一步。

点击完成。

 

直接点击OK。

第六步：编辑myip.v

代码：myip.v

`timescale 1ns / 1ps

module myip #(parameter Delay = 3)(
    input a,
    input b,
    output[3:0] z
    );
    assign #Delay z[0]= a & b;
    assign #Delay z[1]= ~(a & b);
    assign #Delay z[2]=a | b;
    assign #Delay z[3]=~(a | b);
    
endmodule

保存代码。

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 设置IP库名和目录

 第一步：打开左侧导航栏中的工程设置，选择IP图标，找到Packager，设置IP库名和目录。

第二步：点击Tools，选择Create and Package IP...

选择Package your current project，点击下一步。

点击下一步

点击完成。

第三步：设置参数

 双击需要设置的参数：

 

查看GUI界面，查看Delay参数。

第四步：当确认所有参数设置完成后，进行IP核封装。

点击OK。

到此为止IP核封装完成。

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