今天在ISE中测试SDRAM时，发现Chipscope中显示的信号并不全，很多被优化而且信号没有层次感，有的信号综合后可能还会被改名，查找信号很不方便。
可以看到只有两个调用的FIFO核，各模块的层次结构已经不存在了。
如何解决？
选择综合Synthesize-XST---------------->Process Properties----------------->将keep hierachy选择为soft(默认为NO),然后重新综合。
选择之前创建的.cdc文件，配置参数
在Net Connections 选择Modify Connections
可以看到，综合后仍然保持了程序代码中的层次结构。keep hierachy是设置综合后层次结构的，如果选了这个，那么综合后MAP的时候就会保持你RTL设计的层次结构。好处在于，设置之后，你用CHIPSCOPE调试时看到的层次结构跟你的设计是一样的，找信号很方便；缺点是xilinx 的工具就不能在设计层次间进行设计优化了。所以选择soft(有no,yes,soft三种)进行折中。
然后筛选要观察触发的信号，时钟、触发、数据信号
然后之前红色的信号现在已经变成了黑色，说明已经连接好了，最后点击Return to Project Navigator