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数据手册分析
要想得到较高频率的系统时钟，就需要用到PLL锁相环。
时钟输入 FIN；FPLLI这个信号频率的要求是不是要大于0.8MHz且小于8MHz。
这个FIN可以是外部振荡器过来的，也可以是内部FRC过来的。
对于外部振荡器过来的时钟信号可以有三种选择，而从FRC过来的就只要一种选择。
FRC振荡器的频率是 7.37MHz，FIN信号经过N1分频之后，需要满足FPLLI 范围在0.8MHz-8MHz里面。
一般首先确认你要使用的主频是多少，也就是执行指令的频率。然后根据主频来选择晶振，只要倍频系数能够满足达到最终你要的主频就可以了，外部晶振频可以有多种选择。得到的FPLLI信号就要通过PLL锁相环去提升信号频率
如果要求指令时钟是60MHz，FOSC是120MHz。
Fsys信号的频率可以通过下面的M系数来配置，但是有一个原则就是 120MHz<Fsys<340MHz，通过Fsys再进行一次分频，就可以得到Fosc了。这里的FOSC需要满足小于140MHz。（还要注意温度情况是否满足可以达到140MHz）如果我们最终的主频是60MHz的话，那么要满足FOSC = 120MHz。
这三位是选择使用什么振荡器的。
使用主振荡器和PLL配合的配置步骤
主振荡器配置的配置示例代码:
主要涉及两部分，第一是配置位的配置，第二是软件代码操作相关寄存器。
配置位的配置，大家主要看绿色框内的配置代码，这两个寄存器涉及到振荡器的配置。
第二步就是操作配置 N1，N2 M相关的寄存器。
内部FRC振荡器与PLL配置的相关步骤
主要也是两部分，配置位及N1 N2 M 相关的寄存器配置。