何时需要FIFO？
当模块A需要向模块B发送数据，但是发送数据和接受数据的速度不一样，这个时候就需要一个FIFO来做缓冲。
FIFO的深度
简单的想，FIFO的深度取决于FIFO内部存储的还未读取的数值的个数，当这个数达到最大的时候，就是FIFO的最小深度。
这里考虑的读写速度的差异，是写得速度比读的速度更快，这样才会有可能出现FIFO溢出的情况，才需要仔细考虑FIFO的深度为多少。但是当读比写快，或者读写一样快的时候又会怎样呢？下面会仔细分析。
写比读快
第一种情况
第一种情况很简单，如下图，已经告诉了连续写数据的长度（Burst Length），那么只需要考虑这段时间内最多会写进多少个数，以及会读走多少个数，二者只差就是FIFO的深度。
第二种情况
第二种情况和第一种类似，是说如果在连续的两次读和写之间都插入一个周期的延迟，结果会怎样？答案是没有变化，计算过程和第一种情况一样，如果感兴趣，可以下载本文最后的文件。
第三种情况
第三种情况是在读和写之间插入了不同的delay，就算过程其实也比较简单，如下图所示。本质上相当于改变了读写的速度，导致FIFO深度的要求产生变化。
第四种情况
第四种情况分析的是读写时钟的占空比发生改变的时候，对FIFO的深度有何影响？
答案是没有影响。
读比写快
第五种情况
这种情况很简单，FIFO的深度为1就可以了
第六种情况
读写一样快
第七种情况
读写一样快，读写之间没有延迟的话，FIFO的深度为1就够了
第八种情况
另一类问题
第九种情况，如下图，这种问题比前面的要复杂一点，好在题目已经给了Burst Size， 就会简化很多。
需要理解这里的160是怎么来的，题目中说了每100个周期会写80个数据进来，那么就会有20个周期没有数，即IDLE状态，关于WRITE状态和IDLE状态的分布，有很多种可能，如下图所示
我们需要考虑得是最差情况下，即“背靠背”的输入，就是上面的case-4，这种情况下会连续写入160个数据，无疑对于FIFO的深度要求是最高的，计算过程如下：
- 最差情况下连续写入160个数据，需要160个周期
- 这160个周期可以读出160*（8/10）=128个数据
- FIFO的深度为160-128=32
总结
总的来说，对于这样的问题：
写时钟频率wclk,
读时钟频率rclk,
写时钟周期里，每B个时钟周期会有A个数据写入FIFO
读时钟周期里，每Y个时钟周期会有X个数据读出FIFO
则，FIFO的最小深度是？
首先要确定Burst Length，对这种题目，BL一般为2*A，然后深度的计算公式如下