Verilog 中的 module

模块是Verilog中的基本功能块，内部结构如下

Verilog 中的 moduleVerilog 中的 module

  • 端口
模块与外界环境交互的接口，如IC的引脚。对外部环境来讲，模块内部是不可见的，对模块的调用只能通过其端口进行。我们也常常将端口称为终端（Terminal）。
Verilog 中的 module

内部的5个部分

  • 变量声明
  • 数据流语句
  • 低层模块实力
  • 行为描述快
  • 任务和函数








相关文章：

  • 2022-12-23
  • 2022-12-23
  • 2021-09-02
  • 2021-08-18
  • 2022-01-17
  • 2021-07-11
  • 2021-08-24
猜你喜欢
  • 2021-11-27
  • 2021-06-21
  • 2022-12-23
  • 2021-07-10
  • 2022-12-23
  • 2021-11-30
相关资源
相似解决方案
热门标签
Java Python linux javascript Mysql C# Docker 算法 前端 SpringBoot Redis Vue spring 设计模式 .net core .net kubernetes c++ 数据库 数据结构 大数据 js 机器学习 微服务 Android Go 程序员 面试 JVM ASP.net core 云原生 人工智能 后端 PHP git CSS golang k8s Nginx Django mybatis 深度学习 多线程 React 架构 devops 爬虫 云计算 Spring Boot LeetCode