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系列教程：Microsemi Libero系列教程
PLL是什么
PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。
简单的说，PLL就是一部分硬件电路，可以把低频时钟倍频成高频时钟，或者降频为更低频时钟。
例如，外部晶振为2MHz，如果我想去采集一个4M的输入信号，或者是输出一个4M的信号，那么2M的时钟频率肯定是不能满足需要的，对于输入信号的采集，根据奈奎斯特(Nyquist)采样定理，采样时钟频率至少是输入信号频率的2倍，即只能使用高速时钟去采集低速信号，而且为了更好的还原原始信号，采集频率越高越好。
所以，我们需要PLL锁相环把外部的时钟倍频为更高频率的时钟信号，如48倍频为96MHz，当然PLL除了倍频，还可以实现分频，我们不常使用。
Libero中PLL的使用
PLL资源也是FPGA中一个重要的资源参数，以我们使用的SmartFusion系列A2F200M3F为例，内部包括一个PLL和3个分频器，PLL倍频最高频率为100MHz。
PLL包含在MSS子系统中，不占用逻辑资源。
外部管脚输入2M晶振时钟信号，通过PLL倍频为100MHz，作为MSS的主频，和FPGA的时钟信号。
原理图中使用：