S32K系列S32K144学习笔记——时钟

以MCU为S32K144，开发平台S32DSworkspace，时钟配置，拾几个配置简单写写，如有错误，麻烦帮忙指出，谢谢！

相关的时钟配置代码：

#include "S32K144.h" /* include peripheral declarations S32K144 */
#include "s32_core_cm4.h"

void WDOG_disable (void)
{
	WDOG->CNT=0xD928C520; 	 //解锁看门狗
	WDOG->TOVAL=0x0000FFFF;	 //把时间配置为最大
	WDOG->CS = 0x00002100;   //关闭看门狗
}

void SOSC_init_8MHz(void)
{
	SCG->SOSCDIV=0x00000101;  /* SOSCDIV1 & SOSCDIV2 =1: divide by 1 */
	SCG->SOSCCFG=0x00000024;  /* Range=2: Medium freq (SOSC betw 1MHz-8MHz)*/
                        	  /* HGO=0:   Config xtal osc for low power */
                              /* EREFS=1: Input is external XTAL */
	while(SCG->SOSCCSR & SCG_SOSCCSR_LK_MASK); /* Ensure SOSCCSR unlocked */
	SCG->SOSCCSR=0x00000001;  /* LK=0:          SOSCCSR can be written */
                        	  /* SOSCCMRE=0:    OSC CLK monitor IRQ if enabled */
                        	  /* SOSCCM=0:      OSC CLK monitor disabled */
                        	  /* SOSCERCLKEN=0: Sys OSC 3V ERCLK output clk disabled */
                        	  /* SOSCLPEN=0:    Sys OSC disabled in VLP modes */
                        	  /* SOSCSTEN=0:    Sys OSC disabled in Stop modes */
                        	  /* SOSCEN=1:      Enable oscillator */
	while(!(SCG->SOSCCSR & SCG_SOSCCSR_SOSCVLD_MASK)); /* Wait for sys OSC clk valid */
}


void SPLL_init_160MHz(void)
{
	while(SCG->SPLLCSR & SCG_SPLLCSR_LK_MASK); /* Ensure SPLLCSR unlocked */
	SCG->SPLLCSR = 0x00000000;  /* SPLLEN=0: SPLL is disabled (default) */
	SCG->SPLLDIV = 0x00000302;  /* SPLLDIV1 divide by 2; SPLLDIV2 divide by 4 */
	SCG->SPLLCFG = 0x00180000;  /* PREDIV=0: Divide SOSC_CLK by 0+1=1 */
                          		/* MULT=24:  Multiply sys pll by 4+24=40 */
                          		/* SPLL_CLK = 8MHz / 1 * 40 / 2 = 160 MHz */
	while(SCG->SPLLCSR & SCG_SPLLCSR_LK_MASK); /* Ensure SPLLCSR unlocked */
	SCG->SPLLCSR = 0x00000001; /* LK=0:        SPLLCSR can be written */
                         	   /* SPLLCMRE=0:  SPLL CLK monitor IRQ if enabled */
                         	   /* SPLLCM=0:    SPLL CLK monitor disabled */
                         	   /* SPLLSTEN=0:  SPLL disabled in Stop modes */
                         	   /* SPLLEN=1:    Enable SPLL */
 	while(!(SCG->SPLLCSR & SCG_SPLLCSR_SPLLVLD_MASK)); /* Wait for SPLL valid */
}

void NormalRUNmode_40MHz (void)
{
	/* Change to normal RUN mode with 8MHz SOSC, 80 MHz PLL*/
	SCG->RCCR=SCG_RCCR_SCS(6)     /* PLL as clock source*/
	|SCG_RCCR_DIVCORE(0b11)       /* DIVCORE=3, div. by 4: Core clock = 160/4 MHz = 40 MHz*/
	|SCG_RCCR_DIVBUS(0b11)        /* DIVBUS=3, div. by 4: bus clock = 160/4 MHz = 40 MHz*/
	|SCG_RCCR_DIVSLOW(0b111);     /* DIVSLOW=7, div. by 8: SCG slow, flash clock= 160/8 MHz = 20MHZ*/
	while (((SCG->CSR & SCG_CSR_SCS_MASK) >> SCG_CSR_SCS_SHIFT ) != 6) {}
    /* Wait for sys clk src = SPLL */
}
int main(void)
{

	WDOG_disable();                   //关闭看门狗
	
	SOSC_init_8MHz();                 //配置系统振荡器为外部8MHZ
	SPLL_init_160MHz();               //使用SOSC 8MHZ配置SPLL 为160 MHz
	NormalRUNmode_40MHz();            //配置系列时钟40MHz, 40MHz总线时钟

	while(1)
	{
		/*Add your own code*/
	}
	return 0;
}

S32K144时钟树：

1、 void SOSC_init_8MHz(void)，函数配置是如下图所示的那路径，最终直接得到SOSCDIV1_CLK 、SOSCDIV2_CLK，同时也有其他的叉到其他的分支上；需要配置的的有三个寄存器SCG_SOSCCSR（控制状态寄存器）、SCG_SOSCDIV（分频寄存器）、SCG_SOSCCFG（振荡器配置寄存器）

2、void SPLL_init_160MHz(void)，函数配置是如下图所示的那路径，最终得到SPLLDIV1_CLK、SPLLDIV2_CLK、SPLL_CLK；需要配置的的有三个寄存器SCG_SPLLCSR（PLL控制状态寄存器）、SCG_SPLLDIV（PLL分频寄存器）、SCG_SPLLCFG（PLL配置寄存器）
关于SPLL_CLK的计算公式：
SPLL_CLK = (VCO_CLK)/2
VCO_CLK = SOSC_CLK/(PREDIV + 1) *(MULT + 16)

3、void NormalRUNmode_40MHz(void)，函数配置SCG_RCCR(运行时钟控制寄存器)，得到FLASH_CLK、BUS_CLK、CORE_CLK

具体的也可以看以下一些配置：






芯片具体的功能模块的时钟选择，也可以有些视图可以看，例如以下这个，更多的请见S32-RM