Warning (202000): An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps when simulating a PLL design in a third party EDA tool.
为该PLL设计的Verilog输出（.VO）文件选择的时间刻度不正确。在第三方EDA工具中模拟PLL设计时，要求时间标度为1ps。
解决办法：是因为timessale不是1ps导致的错误，原因可能是之前使用过modelSim仿真信号时，将timesacle由默认的1ps改成别的值了，可以点击Assignment--->EDA Tool Setting--->Simulation，将选项中的timescale改成1ps，并点击ok进行保存。如果保存时报错，那么将下面的NativeLink setting下的选项选成None，因为这里是testbench测试脚本对应的设置，如果你没有写测试脚本，那么修改timescale时会检查，所以这里将其制定为None就可以了。